RISC V i nowe architektury: czy zdetronizują ARM w laptopach i serwerach?

Dlaczego w ogóle szuka się alternatywy dla ARM i x86?

Dominacja x86 w serwerach i ofensywa ARM w laptopach

Przez dekady x86 (architektura instrukcji stosowana przez Intela i AMD) była absolutnym standardem w serwerach i komputerach osobistych. Cały ekosystem centrów danych, oprogramowania serwerowego, narzędzi administracyjnych i większa część desktopowego świata została ukształtowana z założeniem „to będzie chodzić na x86”. To przełożyło się na ogromne inwestycje w optymalizacje kompilatorów, bibliotek, hypervisorów czy sterowników sprzętowych.

Równolegle ARM zdominował rynek mobilny – smartfony, tablety, set-top-boxy, routery. Niska konsumpcja energii, wysoka integracja SoC (System-on-Chip) i model licencyjny (sprzedawanie IP – projektów rdzeni i/lub samej ISA) pozwoliły ARM-owi stać się fundamentem mobilnej rewolucji. Kolejny krok to wejście ARM do laptopów i serwerów:

• Apple z własnymi SoC (M1, M2, M3 itd.) oparło całą linię MacBooków na ARM, uzyskując zdumiewający stosunek wydajności do poboru mocy.
• Qualcomm/ Snapdragon X próbuje zrobić podobny ruch z Windows on ARM, celując w ultramobilne laptopy.
• AWS Graviton i Ampere Altra pokazują, że ARM w serwerowniach potrafi realnie obniżać TCO (Total Cost of Ownership) przez lepszą efektywność energetyczną.

W efekcie powstał dwubiegunowy świat: x86 rządzi w serwerach i części laptopów, ARM przejmuje mobile i kawałek laptopów oraz serwerów chmurowych. Pojawia się jednak coraz więcej miejsc, w których obie te architektury przestają być wygodne – technicznie, kosztowo lub politycznie.

Koszty licencji, koncentracja IP i geopolityka

Największy czynnik, który pcha rynek w stronę alternatyw takich jak RISC-V, to model własności intelektualnej. Zarówno x86, jak i ARM są w praktyce kontrolowane przez niewielką liczbę dużych firm:

• x86 – ISA jest de facto własnością Intela, licencje posiada kilka podmiotów (głównie AMD). Wejście nowego gracza jest praktycznie niewykonalne.
• ARM – ISA jest własnością ARM Ltd., a producenci SoC płacą za licencję ISA i/lub gotowych rdzeni (Cortex, Neoverse, itp.). ARM kontroluje rozwój specyfikacji, certyfikację i warunki licencji.

To oznacza:

• stałe koszty licencyjne (royalties) od każdej wyprodukowanej sztuki procesora lub SoC,
• ryzyko zmian warunków w przyszłości – podniesienie opłat, zaostrzenie wymogów, zmiana modelu biznesowego,
• czynnik polityczny – ograniczenia eksportowe, regulacje, presja rządów (szczególnie istotna dla Chin, ale nie tylko).

Dla dużych graczy – takich jak producenci sprzętu, operatorzy chmur, dostawcy infrastruktury 5G – uzależnienie się od kilku firm kontrolujących ISA to ryzyko biznesowe. RISC-V, jako otwarta architektura instrukcji, obiecuje wyjście z tej pułapki: specyfikacja jest publiczna, można zaprojektować własny procesor bez płacenia tantiem za samą ISA.

Granice skalowania: TDP, efektywność i bezpieczeństwo

Kolejny powód poszukiwania nowych dróg to fizyczne granice skalowania. Zarówno x86, jak i ARM są rozwijane od wielu lat. Nowe generacje wciąż są szybsze, ale tempo poprawy wydajności na wat spowalnia, a kolejne rdzenie przynoszą malejące korzyści względem kosztów energetycznych.

W centrach danych krytyczne stają się:

• TDP (Thermal Design Power) – moc, którą trzeba odprowadzić z procesora; systemy chłodzenia i zasilania mają swoje limity.
• Wydajność na wat – ile realnej pracy (requestów HTTP, zapytań do bazy, batchy AI) da się wykonać z 1 W pobranej energii.
• Bezpieczeństwo sprzętowe – kolejne podatności typu Spectre/Meltdown udowodniły, że mikroarchitektury rozwijane od lat mają ukryte „dziury”, których łatwo nie załata się samym software’em.

Nowe architektury, w tym RISC-V, są projektowane z myślą o tych wyzwaniach od początku – mogą unikać niektórych starych kompromisów, które w x86 i ARM zostały podjęte wiele lat temu ze względu na kompatybilność wsteczną lub brak świadomości pewnych klas ataków.

Motywacje firm: kontrola nad stosem technologicznym

Duże podmioty – hyperscalerzy (AWS, Google, Microsoft), giganci sprzętu (Apple, NVIDIA), producenci elektroniki masowej – coraz częściej chcą mieć pełną kontrolę nad całym stosem:

• Sprzęt – własne CPU, NPU, TPU, akceleratory sieciowe.
• System – własne dystrybucje Linuxa, hypervisory, firmware (np. BMC).
• Oprogramowanie – serwisy chmurowe, bazy danych, machine learning frameworks.

Jeśli architektura instrukcji również jest „cudza”, zawsze będzie istniała bariera: konieczność licencjonowania, dostosowywania się do roadmapy innej firmy, pewne ograniczenia prawne. RISC-V umożliwia projektowanie procesorów ściśle dopasowanych do konkretnych obciążeń (np. baz danych, AI inference, edge computing) bez formalnego „pytania o zgodę” właściciela ISA.

Ten trend uniezależniania się od zewnętrznych dostawców IP jest jednym z głównych motorów napędowych zainteresowania RISC-V – również w obszarach tak wymagających jak laptopy i serwery.

Czym dokładnie jest RISC-V i czym różni się od ARM?

ISA jako „język” procesora

ISA (Instruction Set Architecture) to formalna specyfikacja tego, jakie instrukcje rozumie procesor, jak wygląda model pamięci, jakie są tryby pracy, rejestry, mechanizmy przerwań itp. Można to porównać do języka programowania na poziomie sprzętu. Programy skompilowane na daną ISA zakładają, że procesor zachowuje się zgodnie z tą specyfikacją.

Kluczowe jest oddzielenie ISA od konkretnej implementacji:

• ISA określa co procesor musi robić (semantyka instrukcji, gwarancje pamięci).
• Mikroarchitektura określa jak to realizuje (głębokość potoku, ilość rdzeni, sposób wykonywania poza kolejnością, rozmiary cache).

Zarówno ARM, jak i RISC-V są ISA typu RISC (Reduced Instruction Set Computer). To oznacza, że kładą nacisk na stosunkowo proste, jednolicie zakodowane instrukcje, które można wydajnie dekodować i potokować. Różnica między nimi polega głównie na modelu licencjonowania i poziomie otwartości specyfikacji.

RISC – prostsze instrukcje, łatwiejszy hardware

Podejście RISC zakłada, że lepiej mieć mniej skomplikowane instrukcje wykonywane bardzo szybko i przewidywalnie, niż rozbudowane, wieloetapowe operacje sprzętowe, które są trudne do optymalizacji. Przykładowe cechy RISC (w tym RISC-V i ARM):

• jednolita długość większości instrukcji (w RISC-V standardowo 32 bity, w ARM32 również 32 bity, choć wprowadzono też Thumb/Thumb-2),
• duży, jednolity zestaw rejestrów ogólnego przeznaczenia,
• łatwy do zrównoleglenia potok instrukcji,
• większy nacisk na kompilator niż na „magiczne” instrukcje sprzętowe.

Dzięki temu projektowanie mikroarchitektury staje się łatwiejsze, szczególnie jeśli chodzi o:

• skalowanie rdzeni (więcej rdzeni przy tej samej złożoności IP),
• kupowanie gotowych bloków IP od różnych dostawców i ich integrację w SoC,
• wprowadzanie zabezpieczeń sprzętowych (np. izolacja pamięci, specjalne tryby pracy).

RISC-V w praktyce korzysta z tych samych idei, ale startuje ze „świeższego” punktu – nie ciągnie za sobą kilkudziesięciu lat kompromisów, które ma ARM (choć ARM też intensywnie modernizuje ISA, np. ARMv8, ARMv9).

Otwarta specyfikacja RISC-V kontra zamknięty model ARM

Największa, praktyczna różnica to model licencjonowania ISA:

• ARM – specyfikacja ISA jest własnością ARM Ltd. Producenci sprzętu kupują:
  • licencję na określoną linię rdzeni (np. Cortex-A, Neoverse), albo
  • licencję tylko na ISA (tzw. architectural license) i projektują własne rdzenie kompatybilne z ARM.
• RISC-V – specyfikacja ISA jest otwarta (open standard). Każdy może ją implementować bez opłat za samą ISA, o ile przestrzega standardu. Można więc:
  • projektować własne rdzenie od zera,
  • kupować IP od firm takich jak SiFive, Andes, Ventana i modyfikować je wg potrzeb,
  • dodawać własne rozszerzenia (vendor-specific) poza oficjalnym standardem.

Opłaty w świecie RISC-V dotyczą najczęściej:

• konkretnych implementacji rdzeni (IP-core),
• narzędzi projektowych, wsparcia technicznego,
• ewentualnie patentów na pewne techniki mikroarchitektoniczne (niezależnych od samej ISA).

Dla firm planujących własny CPU do laptopa lub serwera oznacza to mniejsze bariery wejścia i większą kontrolę nad IP. Nie ma jednego „centralnego właściciela” ISA, który może zmienić warunki gry.

Modułowość RISC-V: bazowy zestaw i rozszerzenia

Kolejna cecha wyróżniająca RISC-V to mocno modułowa budowa ISA. Zamiast jednego monolitycznego zestawu instrukcji, RISC-V definiuje:

• bazowe ISA – np. RV32I (32-bitowy), RV64I (64-bitowy), RV128I (teoretycznie, przyszłościowo),
• rozszerzenia standardowe – dodawane jako litery: M, A, F, D, C, V, H itd.,
• rozszerzenia niestandardowe – vendor-specific, przeznaczone np. do przyspieszania AI, kryptografii, DSP.

Przykłady rozszerzeń:

• M – instrukcje multiply/divide (mnożenie/dzielenie całkowite),
• A – instrukcje atomowe (synchronizacja w systemach wielordzeniowych),
• F, D – operacje zmiennoprzecinkowe (single/double precision),
• C – skrócone instrukcje (compressed), redukujące rozmiar kodu maszynowego,
• V – rozszerzenie wektorowe (vector extension) dla HPC, AI, multimediów,
• H – rozszerzenie hypervisora, potrzebne do wirtualizacji sprzętowej.

Ta modułowość pozwala projektantowi CPU na bardzo elastyczne komponowanie procesora:

• dla mikrokontrolera wystarczy np. RV32IMC (integer + multiply + compressed),
• dla laptopa przyda się RV64IMAFDC + H (pełne FP, compressed, hypervisor),
• dla serwera AI/HPC będzie to RV64IMAFD + V + H (+ opcjonalne rozszerzenia niestandardowe).

Różnice pragmatyczne: dojrzałość, standardy, vendor lock-in

Na papierze RISC-V wygląda świetnie. W praktyce sytuacja jest bardziej złożona:

• Dojrzałość ARM – ARM ma za sobą lata wdrożeń w miliardach urządzeń, w tym w serwerach klasy enterprise. Narzędzia kompilacyjne, debugery, firmware, standardy platform (np. SBSA, SBBR) są dobrze ugruntowane.
• RISC-V jest młodsze – wsparcie w GCC/LLVM, Linuxie, debugerach istnieje, ale jeszcze nie ma tak szerokiej bazy sprzętu produkcyjnego w klasie laptop/serwer.
• Vendor lock-in – w ARM można się „zamknąć” na konkretną linię rdzeni (np. Cortex-A, Neoverse), w RISC-V można zmienić dostawcę IP przy zachowaniu ISA. W praktyce jednak mikroarchitektury i tak bywają specyficzne, więc pewien lock-in zawsze istnieje (np. w narzędziach do profilowania czy firmware).

Krótka mapa aktualnego rynku CPU: kto kim gra i gdzie?

Klasyka: x86 w serwerach i laptopach

Na rynku serwerów ogólnego przeznaczenia nadal dominuje x86:

• Intel – linie Xeon (Scalable, D) w większości serwerowni enterprise, ogromny ekosystem narzędzi i certyfikacji (OEM-y, VMware, duże bazy danych).
• AMD – EPYC podgryza Intela wydajnością na wat, większą liczbą rdzeni i agresywną ceną. Duża część nowych wdrożeń chmurowych to już EPYC.

W laptopach sytuacja wygląda podobnie: Intel Core i AMD Ryzen to nadal zdecydowana większość rynku, zwłaszcza w segmencie Windows + gry + aplikacje legacy. To istotny punkt odniesienia dla każdej nowej architektury – również ARM i RISC-V – bo użytkownicy oczekują kompatybilności z całym tym światem.

ARM w natarciu: smartfony, laptopy, serwery chmurowe

ARM od dawna rządzi w smartfonach i tabletach (Apple, Qualcomm, MediaTek, Samsung), ale kluczowe ruchy dzieją się gdzie indziej:

• Apple – przejście z x86 na ARM (M1/M2/M3) w MacBookach pokazało, że ARM może być jednocześnie wydajny i energooszczędny w laptopie klasy premium.
• Hyperscalerzy – AWS Graviton, Google Axion, Microsoft Cobalt to przykłady własnych CPU ARM dla chmury. Celem jest obniżenie TCO (Total Cost of Ownership) i uniezależnienie się od Intela/AMD.
• Vendorzy serwerowi – AmpereOne, Fujitsu A64FX (HPC) czy rozwiązania Marvella (OCTEON, ThunderX w przeszłości) wypełniają nisze od chmury publicznej po superkomputery.

ARM ma już więc ugruntowaną pozycję w segmentach, do których RISC-V dopiero aspiruje: laptopy „mainstreamowe” i serwery produkcyjne o dużej skali.

Gdzie dziś jest RISC-V?

RISC-V jest już mocny w niższych warstwach rynku, ale dopiero buduje przyczółki wyżej:

• Mikrokontrolery i embedded – liczne MCU, SoC w sensorach IoT, urządzeniach przemysłowych, kontrolerach peryferiów. Tu liczy się prostota, cena IP i customizacja.
• Akceleratory i współprocesory – rdzenie RISC-V jako control plane w GPU, NPU, kartach sieciowych. CPU nie musi być superwydajny, za to ważne są elastyczne rozszerzenia.
• Eksperymentalne laptopy i devboardy – pojedyncze projekty referencyjne (np. laptopy na bazie SoC z rdzeniami SiFive/Alibaba T-Head) skierowane głównie do developerów.
• Serwery developerskie – płyty z wielordzeniowymi SoC RISC-V (np. od Ventana, StarFive, Sophgo) używane do portowania systemów i middleware.

Rolę odgrywają też czynniki geopolityczne. Chiny, Indie i kilka innych krajów mocno inwestuje w RISC-V jako w ścieżkę do suwerenności technologicznej: brak centralnego właściciela ISA oznacza brak ryzyka odcięcia od licencji.

Mapa interesów: kto ma motywację, żeby promować RISC-V?

Za RISC-V stoją podmioty o różnych motywacjach:

• Startupy IP – SiFive, Andes, Ventana: sprzedają rdzenie RISC-V i usługi projektowe. Im większy udział RISC-V, tym większy rynek na ich IP.
• Big Tech – Google, Qualcomm, NVIDIA i inni angażują się w fundację RISC-V i projekty open-source (kompilatory, OS-y). Chcą mieć alternatywę wobec ARM i x86.
• Państwa i konsorcja – programy narodowe (np. w Chinach, Indiach, UE) finansują badania i prototypy RISC-V do zastosowań w HPC, edge, infrastrukturze krytycznej.

ARM odpowiada z kolei zaostrzeniem licencjonowania, mocniejszym rozwojem ARMv9, lepszym wsparciem dla vendorów w serwerach. x86 koncentruje się na utrzymaniu przewagi wydajności i kompatybilności. Na tym tle RISC-V jest „trzecią siłą”, która może zagospodarować nisze trudno dostępne dla dwóch gigantów.

Mechanika RISC-V pod lupą: architektura, moduły, rozszerzenia

Model uprzywilejowania i tryby pracy

RISC-V definiuje poziomy uprzywilejowania (privilege levels), które są kluczowe dla systemów z OS-em i hypervisorem:

• M-mode (Machine) – najwyższy poziom, firmware, bootloader, niskopoziomowe zarządzanie sprzętem.
• S-mode (Supervisor) – jądro systemu operacyjnego (Linux, BSD), sterowniki, zarządzanie pamięcią.
• U-mode (User) – zwykłe aplikacje.
• HS-mode/VS-mode (w ramach rozszerzenia H) – poziomy dla hypervisora i maszyn wirtualnych.

Ten model jest relatywnie prosty, co ułatwia implementację MMU (Memory Management Unit), izolacji procesów i wirtualizacji. Dla laptopów i serwerów to fundament: bez tego nie ma ochrony pamięci, kontenerów, maszyn wirtualnych.

Model pamięci i atomiki

RISC-V ma zdefiniowany model spójności pamięci (RVWMO) oraz zestaw instrukcji atomowych (rozszerzenie A). Dzięki temu można implementować:

• wielordzeniowe systemy SMP (Symmetric Multi-Processing),
• prymitywy synchronizacji (mutexy, semafory, lock-free structures),
• wydajne runtime’y dla języków takich jak Go, Java, Rust.

Model jest zaprojektowany tak, aby był wystarczająco elastyczny dla zaawansowanych CPU (out-of-order, prefetching, cache) i jednocześnie dał się dobrze odwzorować w kompilatorach (barrier’y, fence’y).

Rozszerzenie wektorowe (V) – broń na HPC i AI

Jedna z najbardziej interesujących części RISC-V to Vector Extension (V). W odróżnieniu od wielu wcześniejszych ISA:

• obsługuje zmienną długość wektora (VLEN, Vector Length), dzięki czemu ten sam kod binarny może korzystać z różnych implementacji (np. 128, 256, 512 bitów) bez rekompilacji,
• jest zaprojektowane jako bardzo ogólne – można używać do HPC, AI, multimediów, przetwarzania sygnałów.

Przykład praktyczny: ta sama aplikacja do trenowania małego modelu ML może zostać uruchomiona na serwerze z „wąskimi” wektorami w małym data center oraz na serwerze z szerokimi wektorami w dużym klastrze – bez przebudowy binariów, z korzyścią wydajnościową na tym drugim.

Rozszerzenia specjalizowane: kryptografia, bezpieczeństwo, DSP

RISC-V rozwija również standardowe rozszerzenia specjalizowane:

• Krypto – instrukcje dla AES, SHA, operacji modularnych, przydatne dla TLS, VPN, storage.
• Bitmanip – rozszerzenia manipulacji bitami (np. rotacje, permutacje), pomagające w implementacji szyfrów, kompresji, kodowania.
• DSP – rozszerzenia typu „packed SIMD” dla audio, przetwarzania sygnałów, prostszego ML.

W serwerach i laptopach takie rozszerzenia przekładają się na szybsze szyfrowanie dysków, mniejsze obciążenie CPU przy ruchu HTTPS, lepszą wydajność filtrów i pipeline’ów multimedialnych.

Rozszerzenia vendor-specific i ryzyko fragmentacji

Duża elastyczność ma też swoją ciemną stronę. Producenci mogą dodawać własne, niejawne rozszerzenia ISA:

• specjalne instrukcje AI (np. dla MAC – Multiply-Accumulate),
• rozszerzenia bezpieczeństwa (np. izolacja pamięci, TEE – Trusted Execution Environment),
• instrukcje do akceleracji sieci (checksum offload, crypto offload).

Jeśli takie rozszerzenia nie są ustandaryzowane, powstaje ryzyko fragmentacji ekosystemu: binarka skompilowana pod CPU producenta A nie wykorzysta rozszerzeń B albo wręcz nie uruchomi się poprawnie. Dlatego coraz więcej vendorów próbuje swoje rozszerzenia wnosić do oficjalnych specyfikacji RISC-V International, żeby przynajmniej część była wspólna dla wszystkich.

Mikroarchitektury: od prostych rdzeni do dużych potworów serwerowych

ISA RISC-V nie narzuca, jak skomplikowany ma być rdzeń. Na rynku widać dwa główne kierunki:

• Proste rdzenie in-order – niska częstotliwość, mało tranzystorów, bardzo dobre zużycie energii. Idealne dla mikrokontrolerów, ale zbyt słabe jako główne CPU laptopa czy serwera.
• Złożone rdzenie out-of-order – wielopoziomowe cache, głębokie pipeline’y, agresywne przewidywanie skoków, SMT (Simultaneous Multi-Threading). Tu zaczyna się prawdziwa konkurencja z ARM Neoverse czy rdzeniami x86.

Pierwsze komercyjne SoC RISC-V o ambicjach serwerowych (wielordzeniowe, z dużymi pamięciami cache, obsługą pamięci DDR5, PCIe, CXL) dopiero wychodzą poza fazę prototypów. Dla laptopów pojawiają się próby tworzenia SoC z CPU + GPU + NPU, ale wymagają one nie tylko mocnego rdzenia CPU, lecz również całego ekosystemu sterowników i firmware’u.

Wydajność, pobór mocy i skalowalność: RISC-V vs ARM w kontekście laptopów i serwerów

Wydajność jednowątkowa a mikroarchitektura

Sam zestaw instrukcji rzadko jest głównym ograniczeniem wydajności. Kluczowa pozostaje mikroarchitektura:

• głębokość i szerokość potoku,
• liczba i rodzaj jednostek wykonawczych (ALU, FPU, load/store),
• jakość przewidywania skoków,
• opóźnienia i rozmiar pamięci cache.

ARM ma już kilka generacji bardzo agresywnych rdzeni (Cortex-X, Neoverse V/E), zoptymalizowanych pod wysokie częstotliwości i IPC (Instructions Per Cycle). Świat RISC-V dopiero dogania ten poziom złożoności – pierwsze rdzenie o zbliżonej klasie IPC zaczynają się pojawiać, ale są jeszcze niszowe i mało przetestowane w produkcji.

Skalowanie rdzeni w serwerach

W serwerach liczy się możliwość skalowania liczby rdzeni przy sensownym TDP i kosztach:

• AMD EPYC i ARM Neoverse potrafią spakować dziesiątki rdzeni w jednym pakiecie, z wysoką przepustowością pamięci i I/O.
• Projekty RISC-V serwerowe celują w podobne liczby rdzeni, korzystając z chipletów i zaawansowanego pakowania (2.5D/3D).

Tu RISC-V nie ma przewagi wynikającej wyłącznie z ISA – decyduje zdolność firm do projektowania i produkcji złożonych SoC, a to zależy od procesu technologicznego, doświadczenia w projektowaniu wysokiej gęstości, a także od dostępności EDA (Electronic Design Automation) zoptymalizowanych pod RISC-V.

Energooszczędność w laptopach

W laptopach liczy się nie tylko wydajność, ale też wydajność na wat i zdolność do pracy w ograniczonym budżecie TDP (np. 15–30 W). ARM pokazał, że można:

• łączyć rdzenie Efficiency/Performance (big.LITTLE / DynamIQ),
• agresywnie usypiać jednostki i całe klastry rdzeni,
• stosować zaawansowane DVFS (Dynamic Voltage and Frequency Scaling).

RISC-V jako ISA nadaje się do takiego podejścia równie dobrze; problemem jest brak dopracowanych, masowo produkowanych SoC RISC-V z kompletnym power managementem, firmware’em ACPI/UEFI lub alternatywnym standardem oraz sprawdzonymi sterownikami do GPU/NPU. To nie jest już kwestia „czy to możliwe”, tylko „kto sfinansuje drogą drogę do produktu klasy konsumenckiej”.

Serwery chmurowe: mieszanka wydajności i izolacji

W chmurze liczy się:

• wydajność na wat (koszt energii i chłodzenia),
• gęstość rdzeni w szafie (CAPEX vs OPEX),
• silna izolacja tenantów (bezpieczeństwo, wirtualizacja, confidential computing).

ARM już udowodnił, że potrafi w tej grze konkurować z x86. RISC-V ma potencjalny atut: pełną kontrolę nad ISA i mikroarchitekturą, co pozwala hyperscalerowi dodać np. rozszerzenia do izolacji pamięci, szyfrowania pamięci RAM (na poziomie hardware) czy kontrolowania side-channeli (Spectre/Meltdown-class) według własnego projektu. Jednak do tego potrzeba:

• silnego rozszerzenia H (hypervisor) w implementacji CPU,
• kompletnej obsługi w hypervisorach (KVM, Xen, Hyper-V warianty),
• dojrzałych mechanizmów atestacji i zaufanego rozruchu (TPM, DICE, itp.).

Bibliografia i źródła

• The RISC-V Instruction Set Manual, Volume I: User-Level ISA. RISC-V International (2019) – Oficjalna specyfikacja ISA RISC-V, definicje i rozszerzenia
• ARM Architecture Reference Manual ARMv8, for ARMv8-A architecture profile. Arm (2017) – Specyfikacja ISA ARMv8-A, model programowy i instrukcje
• Intel 64 and IA-32 Architectures Software Developer’s Manual. Intel (2023) – Dokumentacja architektury x86, model pamięci, ISA i mikroarchitektura
• AMD64 Architecture Programmer’s Manual, Volumes 1–5. AMD (2022) – Opis architektury AMD64/x86-64, model programowy i rozszerzenia
• Apple M1 chip whitepaper. Apple (2020) – Opis SoC Apple M1, efektywność energetyczna i zastosowanie w MacBookach
• AWS Graviton Processor: Delivering Energy Efficient Performance for Cloud Workloads. Amazon Web Services (2021) – Charakterystyka procesorów ARM Graviton i wpływ na TCO w chmurze